职位编号 J20260921184348137383
资深 RTL / 数字 IC 设计工程师平台直营
20-40万合肥市本科5-8年招聘 3 人预计佣金 50.4K9月21日 18:45发布
职位信息项目手册职位进展做单须知佣金规则发单顾问
寻访须知
必要条件:1、 精通 Verilog / VHDL，具备良好的 RTL 编码风格与硬件抽象能力。
2、 熟悉无线和有线通信的物理层（PHY）基带处理和微处理器/DSP集成。
4、熟练掌握主流 EDA 工具（如 ModelSim等），具备基本的 Makefile / Python / Shell 脚本 5、熟练使用 FPGA 开发平台（Vivado/Quartus）及示波器、逻辑分析仪等仪器进行板级调试。
优先条件:1、有 IEEE 802.15.4 / Zigbee / BLE / Wi-Fi 等短距无线通信流片经验者优先。
2、熟悉 ARM * 等嵌入式处理器核及 AMBA 总线架构集成者优先。
目标公司/行业:同行
必问问题:
待发单方补充
JD基本信息
岗位职责
1、架构设计与 RTL 实现：负责有线和短距无线通信基带物理层（PHY）及硬件 MAC 控制器的微架构设计、RTL 代码编写（Verilog / VHDL）与逻辑综合。
2、算法硬件映射：与算法工程师紧密配合，负责物理层算法（同步、信道估计、调制解调、信道编解码等）的硬件定点化转换、流水线优化及面积/时序平衡。
3、 接口与低功耗设计：负责常用外设总线接口（SPI、I2C、UART、USB）及系统总线（AHB/APB/AXI）的集成与设计；主导 Clock Gating、Power Gating 等超低功耗数字逻辑设计。
4、 验证与联调协作：编写模块级 Testbench 进行功能自测，协助验证团队完成系统级验证与覆盖率收敛；配合嵌入式及算法团队完成 FPGA 原型验证、芯片回片后的实验室 Bring-up 及软硬件联合调试。
任职要求
1、学历与经验：微电子、集成电路、电子工程、通信等相关专业硕士及以上学历（优秀本科亦可）；3–5 年及以上数字 IC / RTL 前端设计经验，具备完整的芯片流片（Tape-out）成功经验。
2、 独立开发能力：能够独立负责子系统/IP 级别的微架构规划、RTL 编码与约束编写，具备扎实的静态时序分析（STA）与 Lint/CDC 检查能力。
所属行业:通信/网络设备、半导体/芯片/集成电路
职能分类:集成电路IC设计
工作城市:
合肥，招聘3人，详细地址：合肥市庐阳经济开发区太和路与天水路交口庐阳中科大校友创新园
职位要求
学历要求:本科·统招
工作年限:5-8年
薪资福利
年薪范围:20-40万 12薪
薪资福利:-
面试信息
面试轮次:轮
视频面试:不可以接受
面试流程:-