1、负责DRAM控制器及PHY数字前端设计与开发，完成DDR/LPDDR/GDDR等接口的RTL设计、时序优化与功能验证； 2、参与接口协议分析、信号完整性评估及低功耗方案设计； 3、协同验证团队完成系统级仿真与回片测试； 4、编写设计文档，支持量产问题定位与性能优化，确保DRAM接口满足带宽、延迟及可靠性指标。

1、本科及以上学历，微电子、电子工程等相关专业； 2、3年以上DRAM接口或高速接口设计经验，精通DDR/LPDDR协议及数字电路设计； 3、熟悉时序分析、信号完整性及低功耗设计方法； 4、具备完整DRAM接口流片经验者优先； 5、熟练使用Verilog/SystemVerilog及主流EDA工具； 6、具备较强的问题分析能力、团队协作精神与跨部门沟通协调能力。