1. 微电子/电子工程/计算机相关专业，硕士及以上学历，3年以上数字IC设计经验； 2. 精通Verilog/SystemVerilog，熟悉ASIC设计流程及EDA工具（VCS、DC、PT等）； 3. 总线协议：AXI/AHB/APB等； 4. 负责cache 相关设计或者全芯片TOP集成 相关设计或者DDR控制器的架构设计； 5. 有以下特征优先 5.1. 具备cache 自研设计经验者 优先； 5.2. 良好的团队沟通和协调能力，较强的学习能力、责任感及进取精神。

1：硕士及以上学历，微电子、集成电路、计算机等相关专业。 2：3年以上数字IC前端设计经验，有DDR控制器或相关IP开发经验者优先。 3：精通Verilog/SystemVerilog，熟悉ASIC设计流程和EDA工具。 4：深入理解DDR（如DDR5, LPDDR5）协议标准及DFI接口或者责cache 相关设计或者TOP集成 相关设计。