岗位职责： 1. 逻辑综合和优化 - 负责将RTL代码通过逻辑综合工具（如Synopsys Design Compiler、Cadence Genus）转换为门级网表，优化面积、功耗和时序。 - 制定并实施综合策略，确保设计满足时序收敛要求。 - 负责形式验证，低功耗检查等。 2. 静态时序分析 - 使用工具（如PrimeTime）进行静态时序分析，修复时序违例（Setup/Hold Violations），确保芯片功能与性能达标，确保Timing Signoff 安全。 - 负责开发并验证时序约束文件（SDC）。 3. 与DFT/后端协同合作 - 与后端设计团队协作，提供综合后网表和时序约束，沟通解决布局布线（Place & Route）中因前端设计导致的时序和功耗等问题。 - 支持可测试性设计（DFT），插入扫描链（Scan Chain）、MBIST等测试结构，确保测试覆盖率。 4. 前端代码质量的验收，完成Linting，CDC, RDC check 等检查工作。 5. 流程改进与自动化，开发脚本（Tcl/Python/Perl）优化设计流程，提升效率。

任职要求： 1. 微电子、电子工程、计算机科学等相关专业本科及以上学历。 2. 专业技能 - 熟悉数字IC设计流程，掌握逻辑综合、STA、低功耗设计方法。 - 熟练使用EDA工具：Design Compiler、PrimeTime、SpyGlass、Formality、VCLP等。 - 熟悉UPF（Unified Power Format）或CPF（Common Power Format）低功耗流程。 - 掌握Tcl/Python脚本语言，具备自动化开发能力。 - 了解DFT、后端流程。 3. 3年以上数字IC中端设计经验，有成功流片案例者优先。