1、负责芯片可测试性设计（DFT）方案规划与实施，包括Scan、BIST、Boundary Scan等架构设计； 2、主导DFT RTL集成与验证，完成ATPG向量生成及故障覆盖率分析；协同后端团队完成DFT物理实现与时序收敛； 3、制定测试策略并优化测试成本，支持芯片量产测试调试与良率提升。

1、8年以上DFT设计经验，精通Scan/BIST/MBIST/JTAG等DFT技术；熟练使用Tessent、TestKompress、Synopsys等EDA工具； 2、具备RTL设计、验证及STA时序分析能力； 3、熟悉芯片测试流程及ATE测试原理；良好的跨团队协作能力。