1. 芯片全流程物理设计与Tapeout落地 负责存储芯片、智能卡芯片、数模混合芯片的整体物理设计工作，主导数字部分Floorplan布局规划、时序收敛（STA）、EMIR电磁干扰与完整性优化，统筹DRC、LVS等物理验证工作，完整负责从网表（Netlist）到GDSII版图输出的全后端设计流程，保障项目顺利完成Tapeout。 2. 跨部门协同与设计流程优化迭代 深度对接数字前端、设计中端及工艺研发团队，精准拆解设计约束、排查并修复后端设计缺陷；梳理现有后端设计流程，结合项目迭代经验持续优化设计方法，规范设计标准，提升整体设计效率与成功率。 3. 签核交付与量产支撑 负责项目Sign-off全流程交付，独立输出合规、完整的时序分析报告、物理验证报告、芯片功耗分析报告等全套交付文档，严格把控设计质量，高效支撑芯片测试、试产及规模化量产落地。 4. 团队管理与技术体系建设 负责数字后端团队日常管理工作，根据各项目进度、技术难点拆解工作任务，合理统筹人力分配与进度管控；主导团队技术体系搭建、设计流程迭代优化、技术规范标准化沉淀，赋能团队整体技术能力提升与高效交付。

1. 学历背景与从业经验 本科及以上学历，微电子、电子工程、集成电路等相关专业；具备7年以上芯片后端设计经验、2年及以上后端团队管理经验，拥有多颗存储芯片、数模混合芯片全流程Tapeout及成功量产落地实战经验。 2. 核心设计能力 精通芯片后端全链路核心技术，熟练掌握FloorPlan、Power Plan、Placement、CTS、Routing等全流程设计环节，可独立制定项目整体后端技术方案、完成方案评审、攻克项目核心技术难点。 3. 专业技术功底 熟练掌握多时钟域设计、UPF低功耗设计、电源完整性与信号完整性优化技术；精通STA时序分析方法，可独立定位并修复各类复杂时序违例问题，具备极强的问题排查与优化能力。 4. 工艺经验优先条件 具备40nm/28nm及以下先进工艺数模混合SOC芯片量产设计经验者优先。 5. 体系化能力优先条件 具备后端设计流程搭建、自动化脚本开发能力，拥有团队技术体系搭建、设计标准化沉淀、技术复盘迭代经验者优先。