1、牵头后量子密码芯片整体架构设计，结合NIST标准化PQC算法（Kyber、Dilithium等）及国密算法需求，制定芯片架构方案、技术选型与设计规范，划分核心功能模块（加密加速、密钥管理、总线接口等），定义模块间接口协议，确保架构满足安全、低时延、高吞吐需求。 2、主导后量子密码算法的芯片化架构适配与优化，设计后量子密码加密加速单元、专用指令集及密钥安全存储模块，优化算法在芯片架构中的运行效率，实现后量子密码算法与芯片系统的深度融合，提升芯片密码处理性能与抗攻击能力。 3、统筹后量子密码芯片架构的PPA（性能、面积、功耗）优化，分析架构瓶颈，制定优化方案，重点解决时序收敛、资源占用、功耗控制等核心问题，平衡架构性能与工程化实现难度，确保架构方案可落地、可量产。 4、跨团队协同算法、FPGA实现、RTL设计、验证、固件等相关团队，输出架构设计文档，提供技术指导，推动架构方案从设计到流片的全流程落地；配合开展科研项目申报，参与国家及行业后量子密码、芯片相关标准的制定与修订，输出相关发明专利与技术文档。

1、博士 / 硕士学历，微电子学与固体电子学、集成电路工程、计算机科学与技术、密码学、电子科学与技术等相关专业。具备密码学（尤其是后量子密码 PQC）、集成电路设计交叉学科背景者优先。 2、精通抗量子密码（后量子密码）算法原理，熟悉 NIST 标准化 PQC 算法的数学特性与硬件实现难点。 精通 ASIC/SoC 硬件架构设计，熟练掌握 Verilog/VHDL 硬件描述语言，具备从算法到 RTL 的全流程设计经验。 3、精通硬件安全设计技术，掌握高阶掩码防护、抗功耗分析（DPA/CPA/EMI）、电磁泄漏防护等侧信道攻击防护方法。 4、熟悉芯片全生命周期设计流程，包括算法评估、架构选型、RTL 实现、验证、时序优化、物理设计等关键环节。 5、具备高并行计算、资源复用等硬件优化经验，能解决算法硬件化的核心工程难题。 6、具备跨团队协同经验，能协调算法、IC 设计、验证等多学科团队推进项目。 7、具备国家级科研项目 / 芯片研制项目经验者优先。