1、负责RISC-V处理器架构（RV32/RV64IMAFDC）功能定义、指令集扩展、流水线设计、异常/中断处理、CSR控制模块设计。 2、完成RISC-V处理器子系统、总线架构（AXI/AHB/APB）、片上存储、外设控制器、时钟/复位/功耗管理模块的整体功能设计与逻辑实现。 3、面向后量子密码场景，完成RISC-V安全指令扩展、加密加速单元、密码引擎接口的功能设计，实现处理器与密码硬件的深度融合。 4、搭建RISC-V处理器/SoC验证环境，完成模块级/系统级功能验证；负责RTL时序优化、关键路径修复、性能/面积权衡优化，支持时序收敛。 5、配合编译器、固件团队完成RISC-V指令集、扩展指令、安全模块的工具链适配与驱动开发，支撑芯片软件启动与功能验证

1、博士 / 硕士学历，微电子、集成电路、计算机、电子信息等相关专业；具备处理器架构、数字 IC 前端、SoC 设计基础知识。 2、精通RISC-V 指令集架构（RV32/RV64），深入理解处理器流水线、Cache、MMU、异常中断、总线协议等功能设计； 3、精通Verilog/SystemVerilog硬件设计，具备独立完成处理器 / SoC 模块 RTL 开发、调试、优化能力； 4、掌握 RISC-V SoC 系统集成：处理器子系统、AXI/AHB 总线、片上存储、外设接口功能设计； 熟悉处理器功能验证、时序分析、性能 / 面积优化方法； 5、具备RISC-V 安全扩展、密码引擎集成、国密 / PQC 算法硬件协同设计能力。 6、有 RISC-V 处理器内核设计、SoC 功能设计项目经验；有 RISC-V 开源内核（Rocket/VexRiscv/Nexus）移植、优化、集成经验；