1.参与CMOS射频收发机/前端模块的系统方案研讨、链路预算及指标分解，聚焦低噪声放大器（LNA）、压控振荡器（VCO）、混频器、锁相环（PLL）等核心子电路的全流程设计。 2.独立完成目标子电路的原理图设计、拓扑选型与参数优化，结合CMOS工艺特性（寄生参数、衬底噪声等），平衡电路增益、噪声系数、线性度、功耗与面积等核心指标。 3.运用Cadence Spectre、ADS等EDA工具，完成直流、交流、谐波平衡、噪声、PVT等仿真与验证，排查仿真中的性能问题，输出优化方案，确保电路满足设计指标与工艺兼容性。 4.负责目标射频子电路的版图设计，重点优化布局布线，规避串扰、衬底耦合、地线噪声等问题，保障信号完整性与电源完整性。 5.完成版图物理验证（DRC/LVS/天线效应等），对接工艺厂确认PDK规则，解决版图与工艺、电路适配相关问题，确保版图符合设计规范。 6.定位电路设计、版图或工艺导致的性能问题，开展失效分析，输出优化方案，完成芯片迭代改版，保障产品性能达标。 7.撰写并归档电路设计方案、仿真报告、测试规范、失效分析报告等技术文档，配合完成专利申报相关工作。 8.协同数字、系统、工艺、测试等团队，推进项目进度，对接技术需求，解决射频与其他模块的集成适配问题。

1.本科及以上学历，微电子、电子信息、通信工程、集成电路设计等相关专业，扎实掌握射频/微波理论、CMOS模拟集成电路设计、半导体器件基础及信号与系统知识。 2.精通LNA、VCO、混频器、PA等射频子电路设计原理，能独立完成目标子电路全流程设计与参数优化。 3.熟练使用Cadence Spectre、ADS等EDA工具，掌握射频电路各类仿真及DRC/LVS等物理验证流程。 4.熟悉主流CMOS工艺（RF CMOS等），了解PDK使用及封装寄生对射频性能的影响。 5.能独立完成芯片测试方案设计、板级验证及测试数据分析，具备失效分析与电路迭代优化能力。 6.熟悉5G、WiFi等主流通信协议，了解射频电路行业技术演进趋势。 7.2-5年CMOS射频电路全流程设计经验，具备成功流片及量产相关经验者优先。 8.具备良好的跨团队沟通协作能力、问题解决能力，严谨细致，能高效推进项目节点，具备持续学习能力。 9.有毫米波芯片设计或射频IP核设计经验，拥有相关专利者优先。