参与 FPGA 芯片相关数字 IP 的规格定义、方案评审； 负责 IP 模块方案文档编写、RTL 编码、模块功能调试； 开展模块 PPA（性能、功耗、面积）持续优化，配合 STA 时序收敛； 协同验证团队，完成 Block 级、顶层联合验证，推进问题闭环； 和后端团队对接，解决物理实现相关问题，保障 IP 顺利流片交付。

本科及以上，微电子、电子工程、集成电路、计算机相关专业； 3 年以上 ASIC 数字前端 / 数字 IP 开发经验，熟悉完整数字 IC 设计流程； 精通 Verilog/SystemVerilog RTL 设计，熟练使用主流数字 EDA 工具； 具备代码 PPA 与时序优化实战经验；熟悉 Linux，掌握 TCL/Python/Shell 至少一种脚本； 优先加分项（重点寻访关键词） 具备 PCIe、以太网、DDR、AMBA、NOC、SerDes 接口 IP 开发经验； 有 FPGA 芯片内核 IP 开发经历； 熟悉 Lint、CDC、形式化检查流程。