1、负责RISC-V CPU微架构设计，优化众核/多核并行计算性能，提升IPC、能效比及扩展性。 2、深入分析Cache一致性（如MESI、MOESI）、NoC（片上网络）、内存子系统等关键模块对众核/多核性能的影响，并提出优化方案。 3、参与ZKVM的FPGA实现及芯片化任务，参与整体系统方案设计，完成RTL设计、时序优化及性能调优。 4、探索先进的众核/多核调度算法、任务并行化策略，解决核间通信、负载均衡等挑战。 5、与团队协作，完成处理器子系统集成（如DMA、加速器互联），确保产品级性能达标。

1、5年以上CPU架构设计经验，精通RISC-V ISA及微架构设计（如超标量、乱序执行、多发射流水线）。 2、深入理解众核/多核并行计算原理，熟悉一致性协议（如TileLink、AMBA ACE/CHI）、多级Cache架构。 3、具备一定的FPGA开发经验（Xilinx/Intel 高端系列），熟练使用Verilog/VHDL，掌握时序约束与优化方法。 4、具备SoC芯片设计经验，了解总线协议（AXI/APB）、低功耗设计（Clock Gating/Power Domain）。 5、熟悉Linux环境下EDA工具链（Vivado/VCS/Modelsim/Verdi），能独立完成RTL到GDSII的全流程支持。 6、若无RISC-V相关经验，有其他CPU如x86、MIPS等CPU的实际开发设计经验亦可（若只有ARM内核的集成经验则不予考虑） 加分项： 1、有实际RISC-V众核/多核芯片（≥4核）流片经验，或参与过开源项目（如CVA6、SonicBOOM）。 2、熟悉SIMD/向量扩展（V Extension）、多线程（SMT）等。 3、发表过体系结构相关顶会论文（ISCA/MICRO/HPCA）或持有相关专利。