岗位职责： 1.参与 SoC 级别的 DFT 架构规划，定义扫描链（Scan Chain）、边界扫描（Boundary Scan）及内建自测（BIST）等策略。 2.负责 PAD MUX、Test Pin Mux 等物理接口的设计与集成，确保测试模式切换顺畅。 3.完成 Scan 插入、MBIST、JTAG 等 DFT 电路的逻辑设计，并完成DFT验证工作。 4.开发高覆盖率的 测试向量，并利用脚本工具进行覆盖率分析与修复。 5.协助后端团队完成DFT 模式下的STA 约束设置和解决时序违例问题，完成形式验证。 6.支持CP/FT测试，定位并解决测试失效问题，协助良率分析。

1.微电子、电子工程、计算机科学等相关专业本科及以上学历。 2.8年以上经验，有 3 款以上芯片成功流片经历者优先。 3.熟悉主流 DFT EDA 工具（如Mentor Tessent）。 4.精通 Chiplet、3D-IC或大规模SOC芯片的 DFT 方案。 5.具备团队管理能力，能主导新技术攻关与流程优化.