1.负责SoC/MCU芯片数字模块的RTL设计，包括CPU子系统、总线互联、外设接口、硬件加速器接口等。 2.使用Verilog/SystemVerilog完成模块级和系统级设计，编写可综合代码。 3.完成Lint、CDC检查、逻辑综合及时序分析，配合后端团队完成时序收敛。 4.与模拟团队协作完成数模混合接口定义与仿真验证。 5.配合验证团队完成模块级和系统级验证，参与FPGA原型验证与回片debug。 6.输出设计文档、综合报告及流片前检查文件。

1.本科及以上学历，微电子、集成电路、电子工程、计算机等相关专业。 2.5年以上数字IC设计经验，优秀应届生可放宽。 3.熟练掌握Verilog/SystemVerilog，熟悉RTL设计流程。 4.熟悉ARM Cortex-M系列或RISC-V架构，了解AMBA（AHB/APB/AXI）总线协议。 5.熟练使用VCS、Verdi、DC、PT等EDA工具，熟悉Linux环境。 6.具备良好的逻辑思维、文档能力和团队协作精神。