1.负责 MRAM / 概率存内计算阵列 Macro 的架构设计，包括 bitcell array、wordline、bitline、source line、row/column decoder、read/write path、reference path、sense path 等关键模块。 2.参与 MRAM bitcell 与外围电路的协同设计，结合器件特性定义阵列读写条件、偏置方式、访问时序、采样控制方式和可靠性边界。 3.负责阵列级读写、采样、统计输出和失配特性的建模、仿真与分析，包括 PVT、Monte Carlo、mismatch、noise、temperature drift、device variation 等因素。 4.与模拟前端工程师协作完成 sense amplifier、comparator、bias/reference、write driver、read current sensing、采样读出电路等模块的接口定义与集成验证。 5.与数字前端工程师协作定义阵列控制接口、寄存器配置、访问协议、测试模式、BIST/DFT 方案、扫描链和芯片 bring-up 需求。 6.负责 MRAM 阵列 Macro 的规格定义，包括容量、阵列组织方式、读写电压/电流、访问延迟、采样速率、能耗、输出分布、稳定性、良率和测试指标。 7.支持第一代/第二代 MPW 测试芯片设计，完成阵列级设计文档、仿真报告、测试计划、版图约束和 silicon bring-up 分析。 8.参与流片后测试数据分析，评估阵列读写 margin、采样分布、bit-to-bit variation、cycle-to-cycle variation、温度漂移、老化影响和可校准性。 9.将器件级实验结果转化为可用于芯片架构设计的阵列级模型，为后续概率计算架构、FPGA测试平台和算法映射提供真实硬件参数。

1.微电子、集成电路、电子工程、半导体器件、计算机工程等相关专业，本科及以上学历，硕士或博士优先。 2.具备存储器阵列或存内计算 Macro 设计经验，熟悉 SRAM、MRAM、ReRAM/RRAM、Flash、eNVM、CIM macro 中至少一种相关技术。 3.熟悉存储器阵列基本结构，包括 bitcell、wordline、bitline、decoder、sense amplifier、write driver、reference cell、precharge、read/write timing 等。 4.熟悉混合信号电路设计流程，能够使用 Cadence Virtuoso、Spectre、HSPICE、Verilog-A/AMS 等工具进行电路设计、仿真和统计分析。 5.理解 memory array 中的关键问题，包括 read disturb、write disturb、sneak path、IR drop、RC delay、sense margin、mismatch、variation、yield 和 reliability。 6.具备良好的建模和数据分析能力，能够根据器件测试数据建立阵列级行为模型，并用 Python / MATLAB / Cadence 仿真工具进行统计分析。 7.能够与器件、模拟、数字、验证、测试和算法团队协作，完成从器件参数到芯片 Macro 规格的转换。 8.有实际流片、MPW、芯片 bring-up 或 silicon debug 经验者优先。 加分项 1.有 STT-MRAM、SOT-MRAM、VCMA-MRAM。 2.有 MRAM / ReRAM / RRAM / PCM 等新型存储器阵列设计经验。 3.有存内计算、模拟计算、概率计算、随机计算、neuromorphic computing等相关经验。 4.有 memory compiler、embedded memory IP、SRAM macro、NVM macro 或 CIM macro 产品化经验。 5.熟悉 MRAM 阵列可靠性问题，包括 retention、endurance、read disturb、write error rate、thermal stability、TMR variation 等。 6.有 DFT/BIST、ATE测试、晶圆级测试、量产测试或自动化测试经验。 7.熟悉 foundry PDK、版图约束、寄生参数提取、LVS/DRC、PEX、EM/IR、ESD/latch-up 等芯片实现流程。 8.有 AI accelerator、NPU、edge AI、低功耗芯片或异构加速器项目经验。