1.负责MRAM存储阵列的模拟前端电路设计，包括： 存储阵列的读写模拟链路整体架构设计（Read/Write Path）; 列读出链路中的灵敏放大器设计与优化; 写入驱动电路（Write Driver）、参考单元/参考电阻产生电路; 行/列译码器（Row/Column Decoder）中的电平转换与驱动电路; 字线（WL）、位线（BL）、源线（SL）的偏置与充放电控制电路。 2.针对阵列规模增大带来的IR Drop、寄生RC、耦合噪声等问题，设计具备阵列感知的补偿与校准电路。 3.协同阵列版图工程师，优化阵列读出的时序匹配与信号完整性。 4.定义与设计以下模拟IP模块，确保满足阵列整体性能需求，包括： Sense Amp：高精度、低失调、低噪声读出放大器，支持阵列差分/单端读出; ADC/DAC：多通道列并行或时分复用数据转换器; PLL/DLL/OSC：阵列时序控制的低抖动时钟链路; 电源管理：LDO、Bandgap、参考电压/电流源。 5.根据阵列规模与读出精度要求，定义各模块的性能规格（带宽、噪声、失调、功耗、面积）。 6.协同算法架构师与数字设计团队，将MRAM/P-bit阵列的顶层需求（采样精度、吞吐率、功耗预算、阵列规模）分解为各模拟模块的具体电路指标。 7.参与阵列读出链路的顶层预算分配：噪声预算、失调预算、建立时间预算、功耗预算。 8.对阵列的非理想效应（TM ratio退化、位线寄生、工艺波动、温度漂移）进行系统级建模与分析，指导电路设计裕量设定。 9.参与版图规划，为阵列关键模块（Sense Amp阵列、参考电路、驱动阵列）制定版图约束与匹配策略。 10.推动DFM/ESD策略落地，确保阵列及外围电路的可靠性。 11.支持芯片硅后测试与调试，主导阵列读出相关失效分析，输出设计迭代方案。

1.微电子、集成电路、电子工程等相关专业，硕士及以上学历。 2.具备3-5年模拟/混合信号IC设计经验（优秀应届生可放宽）。 3.有成功流片经验，有阵列芯片量产经验者优先。 4.有MRAM、RRAM、PCRAM、STT-MRAM等新型存储芯片读写链路设计经验者优先。 5.有存算一体（Computing-in-Memory）芯片模拟前端设计经验者优先。