1、负责数字芯片系统架构、模块划分及接口设计，输出架构规格书与设计文档。 2、承担数字模块及数模混合接口的 RTL 编码、功能仿真、逻辑综合与时序分析，确保设计符合 PPA 指标。 3、主导芯片顶层集成、时钟 / 复位树架构设计，协同后端团队完成布局布线与时序收敛。 4、配合模拟、应用及测试工程师完成数模联合仿真、系统验证与回片调试，定位并修复功能与时序问题。 5、编写设计文档、测试报告及技术规范，参与技术评审，保障设计质量与交付进度。

1.硕士及以上学历，微电子、集成电路设计、电子工程等相关专业，扎实的数字电路理论基础。 2.3 年以上 ASIC 数字设计经验，至少 1 次成功流片经历，熟悉前端设计全流程。 3.精通 Verilog/SystemVerilog，熟练使用主流 EDA 工具（Synopsys DC、PrimeTime、VCS 等）。 4.掌握时序分析（STA）、跨时钟域（CDC）处理及时序约束（SDC）编写，具备时序收敛实战经验。 5.熟悉 Linux 环境及脚本语言（TCL/Perl/Python），具备良好的英语读写能力。