1，架构设计与仿真：负责 2.5D CoWoS 及 3D 封装架构定义与设计，重点完成Silicon Interposer、RDL 等中介层的叠构设计，支持 Chiplet 集成方案。 2，高密度互连设计：主导 CoWoS 架构下的高密度布线，优化 uBump、uPad 及再布线层布局，确保信号与电源完整性。 3，基板开发与仿真：完成封装基板选型与设计，主导热仿真与应力仿真，协同封装厂家解决散热、翘曲等问题。 4，协同优化：深度参与“芯片–封装–PCB”协同设计，统筹电气性能、热可靠性、成本等关键指标，制定先进封装设计规范。

1，教育背景：电子工程、微电子、材料科学、物理等相关专业，硕士及以上学历。 2，行业经验：2 年以上先进封装设计经验，熟悉FCCSP、FCBGA、WLCSP、SiP、InFO、HBPOP 等多种封装构型，具备 2.5D CoWoS、InFO 或类似 2.5D/3D 封装项目落地/流片经验，3，熟悉Chiplet 集成者优先。 4，技术能力 设计工具： Cadence APD 或 Siemens EDAXpedition 等，具备复杂基板及硅中介层设计能力。 仿真工具：Ansys HFSS 、SIwave、Icepak 等进行信号完整性分析及热与应力仿真分析。 6、了解 C 语言开发，对脚本语言有一定了解(Python, Perl, Makefile 等)