1、 IP 验证、ASIC 前端/后端/TOP 验证、ASIC 产品量产、ASIC 设计质量验证等研发管理工作； 2、 使用 VCS/VCS+XA/VCS+Questa-CDC，分别进行 rtl simulation、PHYA/PHYD cosim、 dynamic cdc simulation，确保 design function 的正确性； 3、 通过 Lint、CDC、Synthesis、TetraMax、Muse、CCD、Sanity 等 flow 提升 design quality； 4、 通过优化 design 的 clock structure 及 floorplan，合理设计 sdc、clock setting、ccf 等 constraint，帮助 top 加速 PHY 相关的 timing 收敛； 5、 通过 posim 对 timing 进行 double check，设计 care path script 对 sta check 不到的关键 path 进行特别 check，并协助 top integrator 修复 violation path； 6、 Chip integration, algorithm implementation(针对国密算法与效能加速器开发), and interface design； 7、 Familiar with low power design flow；

1. 6年以上工作经验 2. 具有UFS M-PHY， Unipro相关的设计或者集成经验。 3. 具有复杂SOC 设计的经验。