负责芯片设计项目中SOC、关键模块、子系统的逻辑综合、时序优化和功耗面积初步收敛工作，确保交付高质量、满足PPA目标的门级网表，为后端物理设计奠定坚实基础。持续优化综合流程与方法学，提升效率和质量。

1. 5年以上相关工作经验，重点本科及以上学历； 2. 具有在芯片开发项目中实际承担过DC,Lint, CDC, Formality, VCLP, PTPX, UPF的项目经验； 3. 精通TCL，Python，Make，Shell等编程语言； 4. 具有Design Constraint, Timing Exception, async path constraint等项目经验； 5. 具有和Design Service合作经验、对Clock Jitter，signal pulse width分析、对soc功耗估计（项目初期功耗估计、项目中期功耗估计、流片前功耗评估）、对die size分析具有实际项目经验； 6. 具有SMIC 28nm及以上工艺的流片和量产经验优先。