负责 FPGA 芯片内置模拟 / 混合信号 IP 规格定义、电路架构设计；模块包含：Bandgap、POR、LDO、OSC、PLL/DLL、高速 IO、SerDes 模拟前端； 使用 Cadence Virtuoso、Spectre 开展电路前仿真、后仿真，完成电路优化，满足 PPA 指标； 指导模拟版图工程师布局布线，评审版图，完成 PEX 后仿真、可靠性仿真； 撰写 Spec、设计文档、仿真报告，参与模块及芯片级方案评审； 协同验证、后端、测试团队，完成硅前评估、样片调试、失效问题定位； 跟进流片、芯片回片测试，分析实测数据，迭代优化电路设计。

硕士及以上，微电子、集成电路、电子科学与技术相关专业；优秀本科可放宽； 3 年及以上 CMOS 模拟 / 混合信号 IC 设计流片经验，有深亚微米 / FinFET 工艺项目经验优先； 精通模拟集成电路理论，熟练使用 Virtuoso、Spectre、Calibre 整套模拟 EDA 流程； 熟练掌握至少一类模块研发经验：电源模块（LDO/Bandgap）、时钟电路（PLL/DLL）、高速 IO、SerDes 模拟电路； 熟悉 Linux 环境，掌握 TCL/Perl/Python 任意一种脚本，能够搭建自动化仿真环境； 具备独立从 spec 到 tapeout 完整模块交付经验；具备良好问题分析、跨团队沟通能力。