1.负责制定芯片或大型IP模块的综合及时序收敛策略。这包括主导顶层（Top Level）和关键模块的逻辑综合、低功耗设计实现（使用UPF）、形式验证以及静态时序分析（STA）的签核（Sign-off）工作。需要对最终的时序、功耗和面积（PPA）目标负责 2.主导或深度参与综合及验证流程的搭建、自动化与优化。利用TCL、Python、Perl等脚本语言开发高效、可靠的自动化流程，以提升团队整体效率。同时，需要前瞻性地研究并引入新的设计方法学，以应对先进工艺节点带来的挑战 3.作为技术核心，与前端设计、验证、DFT（可测试性设计）及后端物理实现团队进行深度协作。负责验收RTL代码质量，参与制定时钟/复位方案、DFT方案和低功耗架构，并协助前后端团队完成PPA优化和时序收敛，确保设计成果一次成功 4.解决芯片开发过程中遇到的最复杂的时序、功耗和功能一致性难题，并做出关键的技术决策。同时，承担培养中级工程师和知识传承的责任

1.本科及以上学历，微电子、集成电路、电子工程、计算机等相关专业 2.8年以上经验,有主导大规模SoC芯片或先进工艺节点芯片综合与时序收敛成功量产的纪录 3.精通数字芯片物理实现全流程和静态时序分析（STA） 原理。深刻理解低功耗设计方法学（UPF）和深亚微米工艺下的设计挑战 ,对芯片系统级架构有深刻理解，能进行技术前瞻性布局，预见并解决跨领域（如设计、验证、后端）的复杂技术挑战 4.熟练使用主流EDA工具，如Synopsys的Design Compiler、Formality、PrimeTime；或Cadence的对应工具链。精通TCL、Python、Perl等至少一种脚本语言，用于流程自动化和问题排查 ,具备较强的流程开发和方法学优化能力，能主导新工具、新方法的评估和引入，并对工具原理有深入理解 5.出色的分析解决问题能力、责任心、团队协作和沟通能力，具备技术规划、决策和影响力，能够清晰阐述技术方案，推动跨团队合作