1、TOP级物理实现：负责芯片顶层（TOP Level）从Netlist到GDSII的全流程物理实现，包括布局规划（FloorPlan）、时钟树综合（CTS）、布线（Routing）、时序收敛、物理验证（DRC/LVS/ERC）及功耗分析（IR/EM）； 2、跨团队协作：与前端设计团队密切合作，完成时钟、复位、电源网络等架构的规划与优化，确保芯片性能、功耗和面积（PPA）目标达成； 3、Signoff与流片：主导静态时序分析（STA）、形式验证、电源完整性分析等Signoff工作，确保芯片达到流片（Tapout）标准； 4、流程开发与优化：开发和优化先进工艺下的后端设计流程，解决项目中关键技术难题，提升设计效率和质量； 5、技术指导：指导初级工程师，参与团队技术培训与知识沉淀。

1、本科及以上学历，微电子、电子工程、通信、计算机、物理或相关专业； 2、8年以上数字后端设计经验（特别优秀者放宽至5年以上），至少主导过2个及以上先进工艺节点（如12nm及以下）的TOP级芯片后端设计并成功流片，具备大型SoC芯片（如CPU/GPU/AI芯片）或高速接口（PCIe/DDR）模块的后端设计经验者优先； 3、精通后端EDA工具链，包括但不限于：DC、Innovus、PT、Calibre、QRC、PTPX、redhawk。熟悉TSMC与SMIC工艺（如12nm/28nm）设计规则及低功耗设计流程（UPF）； 4、熟练掌握Tcl/Perl/Python/Shell等脚本语言，能自动化优化设计流程； 5、具备强烈的责任心、抗压能力和团队协作精神，优秀的沟通与项目管理能力，能有效识别和推动解决项目风险。