- 负责模块 / 芯片级 RTL 综合，制定、验证 SDC 时序约束及 TOP SDC 集成，优化 PPA，保障时序签核； - 解决跨时钟域、高速接口时序问题，完成静态时序分析、形式验证； - 负责低功耗设计实现，完成 UPF 生成、MVRC 检查及功耗分析； - 承担部分 DFT 相关工作； 协同前端团队优化 RTL、NoC 总线架构，配合后端完成物理实现。

- 硕士及以上学历，电子信息、集成电路等相关专业，3 年以上 IC 中端设计经验； - 精通 DC/Genus 综合、Spyglass、PrimeTime 时序分析、DFT、LEC/Formality 形式验证等中端全流程； - 掌握 UPF/CPF 低功耗设计、SI/EM 可靠性分析； - 熟练使用 Tcl/Python 开发自动化流程。