1. 根据芯片架构需求，设计全局时钟网格结构，包括htree和mesh，确保各时钟节点间满足skew/latency等要求； 2. 通过调整距离，线宽，buf类型等参数进行仿真，满足skew要求，同时满足IR要求； 3. 优化主tree的结构，与设计沟通使得clock tree对于物理实现比较友好； 4. 使用工具进行仿真，并用于signoff来整体提升soc的性能。

1.五年以上工作经验； 2. 熟练使用EDA工具，进行clock的规划，熟悉调试的方式； 3. 熟练使用仿真工具，如hspice、pt等，进行mesh的仿真迭代，并根据仿真结果选择方案； 4. 有中大型soc芯片clock设计，并且成功流片。