1、负责后量子密码、国密算法及相关加密协议的FPGA落地实现，重点完成后量子密码算法的RTL编码，使用Verilog/System Verilog设计算法逻辑架构，确保后量子密码算法功能与需求一致，满足低时延、高吞吐的性能要求。 2、搭建后量子密码算法FPGA验证环境，编写测试用例，开展模块级、系统级功能验证，进行仿真调试，排查并修复后量子密码算法FPGA实现中的逻辑缺陷、时序问题，输出验证报告，保障算法实现的正确性与可靠性。 3、负责后量子密码算法FPGA实现的时序优化、关键路径修复与资源分配，权衡性能、面积与功耗，解决时序收敛难题，优化后量子密码算法运行效率，确保算法在目标FPGA芯片上稳定运行。 4、完成后量子密码算法FPGA实现的板级调试，配合硬件团队进行FPGA开发板测试，排查板级硬件与后量子密码算法适配问题，推动算法落地验证。 5、配合算法研究、编译器及芯片设计团队，完成后量子密码算法FPGA实现与相关模块的接口适配、工具链调试，支撑后量子密码算法的工程化应用与技术成果转化，输出相关技术文档与专利。

1、博士/硕士学历，微电子、集成电路、电子信息、计算机、密码学、信息安全等相关专业，具备芯片设计、密码算法、硬件安全任一方向核心知识体系。 2、精通Verilog/SystemVerilog硬件描述语言，熟练完成模块级 RTL 设计、编码、调试与时序优化； 3、深入理解数字 IC 设计流程：前端设计、仿真验证、综合、STA 时序分析、后端协同； 4、熟练掌握抗量子算法原理与硬件实现方法； 5、熟悉国际密码算法（RSA/ECC）、后量子密码算法（CRYSTALS-Kyber 等 PQC）定点化与硬件适配； 6、具备算法 - 硬件联合优化能力：流水线、并行计算、面积 / 速度 / 安全权衡设计。 7、有密码引擎、安全芯片、加密模块硬件设计与流片经验者优先；有国密算法硬件化、后量子算法芯片实现项目经验者优先；有总线协议（AXI/AHB/APB）、外设接口逻辑开发经验者优先