架构设计与优化 主导 AI SoC 芯片架构定义，制定算力分配、存储系统及片间互联方案，优化芯片 PPA（性能 / 功耗 / 面积）指标。 负责时钟复位、低功耗（DVFS/UPS）、安全机制（RAS）及 DFX 设计，确保系统级可靠性。 验证体系构建 制定 SOC 级验证策略，搭建模块级 / 子系统级验证环境，完成覆盖率驱动验证（FCV）及断言技术落地。 主导仿真器 / 原型验证平台调试，协同硬件、软件团队定位设计问题，保障流片成功。 高速互联与协议集成 设计高带宽低延迟的片间互联架构（如 PCIe 5.0/CXL 3.0/Chiplet），优化集群通信协议（RoCE/InfiniBand）。 负责 DDR/HBM 控制器、高速 SerDes 接口的集成与调试，支持 2.5D/3D 异构封装方案。 系统协同与量产支持 协同算法团队优化算子调度，参与 AI 任务分发及性能压力测试。 支持芯片回片测试、量产导入及客户现场技术支持，持续迭代架构方案。

硕士及以上学历，集成电路、电子信息、计算机等相关专业，8 年以上 SoC 设计或验证经验，3 年以上团队管理经验。 专业能力 精通 Verilog/SystemVerilog，熟悉 UVM 验证方法学及 VCS/Xcelium 等 EDA 工具链。 熟悉 CPU/GPU/RISC-V 架构，具备 SoC 级总线（AXI/NoC）、存储子系统设计经验。 掌握低功耗设计（CPF/UPF）、形式验证及仿真加速技术，有 2 次以上成功流片经验。 技术深度 至少精通以下一项：AI 加速芯片架构（NPU/GPGPU）、高速接口协议（PCIe/DDR/HBM）、异构集成（Chiplet/2.5D）。 熟悉机器学习算法原理，能结合硬件特性优化模型推理效率。 综合素质 具备复杂问题拆解能力，能独立制定技术方案并推动跨团队协作。 跟踪行业趋势，对 Chiplet、存算一体等前沿技术有深入理解。