职位编号 J20260616135656117306
资深物理设计工程师平台直营
50-120万北京市上海市研究生8-10年招聘 2 人预计佣金 166.3K1天前刷新/6月16日 13:57发布
职位信息项目手册职位进展做单须知佣金规则发单顾问
寻访须知
必要条件:1. 具备“从零到一”流片经验的Leader
· 画像： 曾在AMD或Intel担任过物理设计Senior/Staff Engineer，直接参与过Core（核心）模块而非北桥或IO模块的物理实现。
· 特征： 熟悉高性能CPU的时钟网格设计，能解决HSVT/LVT混合阈值电压分配难题。
2. 具备学术与产业结合背景的新锐
· 画像： 毕业于复旦大学王志昂课题组或类似顶尖EDA研究方向实验室的博士。这类人才对布局布线算法有深刻理解，擅长利用OpenROAD或开源工具链进行极致的自动化PPA探索。
· 特征： 既能写RTL又能改脚本，擅长通过定制标准单元或定制位宽来压榨性能。
3. 具备大陆顶尖芯企背景的技术骨干
· 画像： 来自海思（HiSilicon）图灵或鲲鹏团队的资深工程师。这类人群经历过最严苛的工艺限制，往往具备非常强的“拧螺丝”能力，能在固定功耗墙下通过微调晶体管级布局挤出性能。
【腾讯文档】兆芯电子项目手册
https://docs.qq.com/doc/DY2RrdkNyRmJ0dUR2
优先条件:AMD、Intel、海思、鲲鹏团队
目标公司/行业:建议搜索关键词：
Physical Design + CPU + High Performance + Timing Closure + Floorplanning + PPA + 7nm/6nm/5nm/3nm。
寻访建议：
芯片物理设计（Physical Design）是PPA（性能、功耗、面积）实现的“最后一公里”，而CPU核心对频率和功耗的极致要求，使得这一岗位的挑战远高于普通ASIC。
必问问题:
待发单方补充
JD基本信息
岗位职责
工作职责:
1、负责高性能,低功耗cpu模块后端设计收敛(包括定制化布局布线,关键时序路径分析和优化,功耗的分析和优化),时序签核及物理签核验证等
2、负责与前端工程师紧密合作,了解设计架构,从物理实现角度反馈设计优化方向
3、开展先进工艺下ppa优化的设计方法学研究及流程的开发与维护
4,负责参与工作总结撰写,设计文档编写.
任职要求
任职资格:
1、硕士及以上学历,电子信息类,集成电路设计相关专业,5年及以上cpu相关工作经验
2,具备先进工艺经验,高性能设计ppa优化能力
3、擅长编写脚本,tcl/shell/perl/python等
4、乐于接受挑战,有想法,善于创新,具备良好的人际沟通能力和团队协助能力
5、具备良好的英语听说读写能力.
所属行业:半导体/芯片/集成电路
职能分类:芯片测试工程师
工作城市:
上海，招聘1人，详细地址：上海北京，招聘1人，详细地址：北京
职位要求
学历要求:研究生·统招
工作年限:8-10年
薪资福利
年薪范围:50-120万 12薪
薪资福利:-
团队架构
所属部门:研发部
汇报对象:技术负责人
下属人数:-
职级职称:资深
部门架构:
面试信息
面试轮次:2轮
视频面试:可以接受
面试流程:直线负责人+ceo